FPGA电路逻辑的原理图方式设计与验证

实验1：拼接 4-16译码器

• 3-8译码器管脚及真值表

• 设计要求：利用两片3-8译码器拼接成4-16译码器

  1. 原理图
     
     注：当输入D=0时，第一片3-8译码器工作，第二片禁止；当D=1时，第一片3-8译码器禁止，第二片工作。

  2. 仿真波形
     
     注：通过波形可看出输出信号的毛刺，说明存在组合逻辑的竞争与冒险。

实验2A ： 设计M=12的计数器

• 161计数器管脚及真值表
  

• 设计要求：利用161计数器芯片，设计一个M=12的计数器，上电后，对CLK信号，从0顺序计数到11，然后回绕到0 当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0。

  1. 原理图
     
     注：采用同步置数法，预置数为0，当计数器从0计数到11（1011）时，两片同时置0.

  2. 仿真波形
     

实验2B ： 设计M=20的计数器

• 设计要求：利用2片161计数器芯片，设计一个M=20的计数器，上电后对CLK信号，从0顺序计数到19，然后回绕到0 当计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0。

  1. 原理图
     
     注：采用整体置数法，预置数为0，当计数器从0计数到19（10011）时，两片同时置0.

  2. 仿真波形