布尔逻辑与门延迟

Question

假设2栅极延迟为一个萨姆或携带功能，估计时间为行波传送进位加法，用于与以下的字长加法器： -

i) 4-bit 
ii) 8-bit 
iii) 16-bit 

在我的笔记我有写成： “延迟是字宽度乘以每个位阶段延迟（2个门延迟）”。因此：

i) 2*4 = 8 
ii) 2*8 = 16 
iii) 2*16 = 32 

望着脉动进位加法器*页面： http://en.wikipedia.org/wiki/Ripple_carry_adder#Ripple-carry_adder

这里所用的配方是不同的，任何人都可以解释我的笔记，*的文章之间的差异。哪两个是正确的？

感谢您提前。

乔

Answer 1

你可以从链接*的文章在图中看到，你的假设是简化：

为C_out的关键路径包含门，即延迟。然而，你只需要第一阶段的三个延迟，因为以下只有C_in变化，导致第二阶段和所有后续阶段只有两个门的关键路径。