vcd没有以正确的格式生成

Question

那么这里的测试文件，我认为是正确的格式...即使在那之后.vcd文件没有生成。任何帮助？

module t_Prob_5_48(); 
reg x_in, clk, reset_b; 
wire y_out; 
Prob_5_48 M0 (y_out, x_in, clk, reset_b); 
initial #400 $finish; 
initial begin clk = 0; forever #5 clk = !clk; end 
initial fork 
reset_b = 0; 
#30 reset_b = 1; 
#30 x_in = 0; 
#100 reset_b = 0; 
#110 reset_b = 1; 
#110 x_in = 1; 
#200 reset_b = 0; 
#210 reset_b = 1; 
#210 x_in = 0; 
#220 x_in = 1; 
#300 reset_b = 0; 
#310 reset_b = 1; 
#310 x_in = 1; 
#330 x_in = 0; 
join 
endmodule 

Answer 1

要生成VCD文件，您需要在Verilog文件中调用$dumpvars。例如：

initial $dumpvars; 

参考IEEE Std 1800-2012，21.7节 “数值变化转储（VCD）文件”。