我可以从Verilog模块访问VHDL记录输出吗？
问题描述：
我有一个*的Verilog模块，用一些输出记录来实例化一个VHDL模块。我可以从Verilog模块访问VHDL记录输出吗？
有没有从我的Verilog顶部访问这些记录的好方法，还是我最好只是打破记录分开？
答
你可以（有注意事项）。创建一个与“记录”类型相同的“结构”。只要您不重新排序连接，这两个将映射1：1。请注意，如果您的工具实际支持它。
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在Modelsim中尝试过，无法使其正常工作。我不得不使用VHDL包装器。 – Russell 2014-08-28 18:05:07
从我读过的最好的选择是围绕VHDL块创建一个VHDL包装，并打破您提到的记录类型。 – 2012-04-23 09:17:55
啊好想法。我原先的想法是重新定义端口，但简单的包装是一个更干净，更容易，谢谢！ – JohnFarl 2012-04-23 19:42:33