FPGA测试文件的生成和modelsim altera仿真器的关联

1. quartus ii下tools/run simulation tool /RTLsimulation ,运行如果报错，可能是没有找到运行程序的位置，需要手动添加。tools/options/EDA Tool options找到modelsim-altera 在右边的浏览框中选择文件的位置C:\altera\13.0\modelsim_ase\win32aloem（我是安装在c盘）点击OK，即可使用。
2. 先把自己要仿真的qpf文件编译一下，生成vt文件（使用的veirlog HDL，如果用的是VHDL,则会生成vht文件）
   
3. 打开vt文件，file/open/simulation/modelism/(工程名).vt(记得文件类型选择all files,可能不会显示)
4. 编写测试文件在vt中（可以百度testbench的编写）
   测试文件编写完成后与程序进行关联
   （需自行编码）
   5.关联
   assignments/settings/simulation点开
   

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注意语言是Verilog HDL 仿真器选贼的是：modelsim-altera

6.此时编译之后点击 RTL simulation 就能仿真运行了。