基于FPGA VHDL 的 FSK调制与解调设计（附源码）

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一、VHDL语言

VHDL诞生于1982年。在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。而Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL，并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。VHDL的逻辑综合就较之Verilog HDL要出色一些，强调于组合逻辑的综合。

 

二、FSK

频移键控（Frequency Shift Keying.FSK）是用不同频率的载波来传递数字信号，并用数字基带信号控制载波信号的频率，具有抗噪声性能好、传输距离远、误码率低等优点。在中低速数据传输中，特别是在衰落信道和频带较宽的信道中传输数据时，有着广泛的应用。

 

 

三、实现

1. FSK调制VHDL主要程序

 

 

2. FSK解调VHDL主要程序

 

 

 

 

四、仿真

1. FSK调制VHDL程序仿真图

 

 

 

a. 载波f1、f2分别是通过对clk的12分频和2分频得到的。

b. 基带码长为载波f1的2个周期，为载波f2的6个周期。

c. 输出的调制信号y在时间上滞后于载波信号一个clk，滞后于系统时钟2个clk。

 

2. FSK解调VHDL程序仿真图

 

 

 

a. 在q=11时，m清零。

b. 在q=10时，根据m的大小，进行对输出基带信号y的电平的判决。

c. 在q为其它值时，计数器m计下xx（寄存x信号）的脉冲数。

d. 输出信号y滞后输入信号x 10个clk。

 

 

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