quartus使用

一、使用quartus新建工程

file>New Project wizard

一直next直到芯片选型界面，在此界面中进行相应的芯片选型，选型结束之后进入总结界面，将vhdl改为verilog即可点击finish，完成工程的创建

二、在工程中加入代码文件

file>new     选择verilog HDL file,点击OK

在如下界面中完成代码的输入，并且保存文件名为led 点击编译检查语法错误：processin>start compilation

三、新建testbench,调用modelsim进行仿真

process>start>start Test Bench Template writer

message栏中会指定testbench模板的路径，到该路径下即可找到testbench

找到testbench，对其进行修改,模板中仅仅只对接口进行了声明和例化，还需加入激励信号，改为如下格式：

tools>option>General>EDA Tool Options 指定modelsim的路径

assignment >settings>simulation

加入testbench

输入testbench中的模块名，在本设计中为led_vlg_tst，点击下图中的箭头处，将testbench添加进去，点击add.

一路ok到setting界面，点击apply,箭头处为仿真语言和时间精度。

tools>run simulation tool>rtl tool

调用modelsim仿真并且显示波形界面

当设计的正确性通过仿真验证之后，可以将设计生成比特文件下载FPGA开发板中，检验设计的正确性。

引脚分配通常有两种方式：方式一：使用图形化界面来操作。优点：易于上手 缺点：不易于修改和复用。

                                        方式二：tcl文件书写引脚分配的脚本，然后添加进工程中。优点：易于复用，缺点：对于初学者来说难度稍大.

方式一：assignment>pin planner

方式二：1、新建tcl文件

写入如下图所示的引脚分配程序后将文件保存起来：

将文件加入到工程中：

加入之后运行此脚本文件：tools>tcl scripts 找到脚本文件之后点击run

此时去查看引脚，引脚都已经被分配了

编译文件并且将其下载到板子中，观察现象。