Quartus II使用Testbench
最近做实验要用Testbench,本来想照着网上教程做一做,结果太坑了,所以决定自己写一篇。我用的是Quartus II 16.0,如果版本不同没有关系,相差不会很大。
在开始之前,首先要确定两件事情:
1.你的电脑安装了simulation工具,也就是ModelSim-Altera或者ModelSim-SE或者其他工具。
https://blog.csdn.net/he__yuan/article/details/80560064
这篇博客里介绍了如何安装ModelSim-SE工具,亲测好用,就不重复了。如果大家要用其他simulation工具,请自行百度吧。
2.设定好了simulation路径,打开你的Quartus,Tools->Options->EDA Tool Options确定设定好了路径。
http://group.chinaaet.com/4000264741/4100029781
这篇博客介绍了ModelSim-Altera和ModelSim-SE工具路径问题,也写的很清楚。
如果设定好了之后出现了Can't launch XXXX,那么就在路径后面加一个\,如果最后没有报这个错误就忽略这句话。
做好准备工作之后就可以正式开始利用testbench文件:
1.打开工程,编译(略)。
2.设定Simulation
Assignments->Settings->EDA Tool Settings->Simulation
进入Simulation设定界面。
我这里的仿真工具是ModelSim-SE,所以Tool name选择的是ModelSim。如果仿真工具是ModelSim-Altera,那么下拉选择ModelSim-Altera。
Format for output netlist选择语言:VHDL或者Verilog(因为我习惯VHDL,所以就选择的VHDL)。
Output directory:选择文件输出路径。
NativeLink Settings暂时选None。
3.生成模板
Processing->Start->Start Test Bench Template Writer
在这里生成模板,如果没有错误会看到控制台提示如下:
4.编写TestBench文件
File->Open 在对应路径下找到.vht文件(VHDL语言对应.vht文件,如果是Verilog则为.vt文件)打开,修改内容,达到检测目的。
这里不进行代码解读,就是模板代码,各个模块该干嘛就干嘛,比较好懂。
5.添加TestBench文件
Assignments->Settings->EDA Tool Settings->Simulation 再次进入这里,将上次的None换成Compile test bench,点击Test Bench..按钮,弹出Test Benches框,点击new
这里是Quartus 16.0,有两行
Test bench name:填.vht文件名字,比如我的文件名是mem.vht,就填mem。
Top level module in test bench:在VHDL中填写entity的名字,在Verilog中填Module的名字。我的ENTITY:
如果是9.0还会有第三行Design instance name in test bench:写自动生成模板第一BEGIN下面这个,就是i1。
都填好之后再File name点击Add添加.vht(或.vt)文件,点击OK即可
退到这一层再点OK,正常效果如下:
到这里就OK了。
6.Tools->Run Simulation Tools->RTL Simulation 出现下图就大功告成!
以上就是使用TestBench文件过程,如果还有问题欢迎交流!!!