QUARTUS PRIME 调用 MODELSIM仿真的步骤

QUARTUS PRIME 调用 MODELSIM仿真的步骤

用了一天的时间解决的仿真问题，任何一个步骤都不可出错 ，当然也可以错，就是仿真不出来。。。
1.创建时选取modelsim altera

2.点击编译和运行

3.点击tools–options–EDA TOOL options 将modelsim altera 的文件执行路径添入（路径一般是modelsim_ase\win32aloem格式）

4.点击processing–start–start test bench template writer来生成test bench文件，文件的路径在下方 显示为（vt）格式


5.打开文件所属位置的vt文件进行编译，文件如果找不到点击右下方all files选项


6.将文中两处圆圈注释掉，否则只进行一个周期的显示，将代码进行初始化、赋值等编辑。

7.注意 1 为顶层文件名 2为test bench 例化名

8.点击assignments-- settings–simulation 按照步骤选择工具1.modelsim altera 2.verilog hdl 语言 3.运行时间 4选择test bench

9.将compiles test bench 勾选后点击后面的test benchs，然后选择NEW，

10.将第七步中的两个实例名添加进去，然后点击后面的省略号添加test bench 文件。点击ADD添加，然后一直OK、OK 、apply即可。

11.选择tools–run simulation tool – rtl simulation 进行仿真。

12.出现仿真波形，可以点击stop停止，也可以在transcript中手动输入运行时间。

这是我的关于Verilog的第一篇文章，纪念一下，后面学会了别的再来，大家都少走点弯路 哈哈