数字IC的基本流程

Verilog HDL可以在不同的的抽象层次进行描述电路下面的它们的具体层次分类:


可分为前端与后端：
前端：

• spec（确定项目需求）
• system model（使用C/C++以及matlab等高级语言设置模型）
• RTL coding
• 形式验证/功能验证

后端：

• 逻辑综合（部分公司仍认为是前端，使用DC综合）
• DFT （design for test）（部分公司仍认为是前端）
• Auto P&R(自动布局布线,使用ICC(IC compile））
• sign off（使用PT)

（1）系统级设计（系统建模语言对各个模块描述，功能仿真）
（2）前端设计（RTL设计、仿真、电路综合）
（3）后端设计（版图设计、物理验证、后仿真）

逻辑综合需要基于特定的综合库，不同库中，门电路的基本标准单位（standard cell）的面积、时序参数是不同的。

可测性设计插入（design for test,DFT):在进行电路的前端设计时，就预先规划、设计出如何在样片中进行电路的测试方案和办法，并通过逻辑综合过程完成芯片内部专用测试结构的插入，一遍在芯片形成后能按照预先制定的方案进行相应的电路功能测试的一种设计方法。也就是进行可测性设计，就是在原有的电路中插入专门测试的电路（插入电路）

形式验证：（常使用工具formality）从功能上（STA是时序上）对综合后的网表进行验证，常用的是等价性检查方法（以功能验证后的HDL设计作为参考，对比综合后的网表功能，是否在功能上存在等价性，以保证逻辑综合没有改变HDL描述的电路功能）

静态时序分析（STA):（常使用工具Prime Time）主要是时序上对电路进行验证，检查电路是否存在建立时间、保持时间的违例。通过EDA工具，提取电路中所以路径的延迟信息进行分析，计算出信号在路径上的延时，检查时序是否满足设定的时序约束要求。

版图物理规划（floor-plan）：这一步骤主要是通过对EDA工具进行输入标准单元库、标准I/O库、综合后的网表、各种约束文件等，规划好让EDA工具完成各模块的位置摆放、电源网络的设定、I/O信号出口位置、同时确定面积、封装、工艺、噪声、负载能力等参数。

功耗分析（power analysis）：在完成版图物理规划后，需要进行功耗分析。功耗分析可以确定电源引脚的位置和电源线的宽度是否满足要求。对整个版图进功耗分析，即要进行动态功耗分析跟静态功耗分析，找出主要的功耗单元或者模块，以供优化

单元布局与优化（placement & optimistic）：根据floor-plan中的布局规划，摆放网表中调用的所以标准单元，EDA工具自动对时序约束、布线面积、布线拥堵等综合考虑标准单元的摆放，从而依靠EDA工具完成电路的布局设计跟优化。

时钟树综合（clock tree synthesis，CTS）：要了解时钟树综合，那么就得中断什么是时钟树。时钟树就是分布在芯片内部的的寄存器跟数字的驱动电流构成的一种树状结构的电路。时钟树综合就是EDA工具按照约束，插入buffer，使时钟的源头（时钟根节点）到达各个需要时钟驱动的器件（各叶子节点，如触发器）的时间基本一致的过程。时钟树综合通常使用EDA工具自动进行。

布线（routing）：布线就是完成模块、节点的相互连线。EDA工具可以分成全局布线和详细布线。一般情况下先使用EDA工具布线，然后在人工干预的情况下局部自动或者手工进行连接一些比较关键地连线，进行修复连接上的问题和时序约束上的问题。

信号完整性分析（signal competition analysis）：信号完整性分析是通常是进行分析噪声。随着器件尺寸的下降，器件的供电电压、噪声容限均下降。也就是说，也许由于某一根导线可能电阻过大，带来的压降过大，导致器件的供电电压达不到而不能正常工作等等的一系列问题。对这些问题进行分析，是信号完整分析的一部分。

寄生参数提取（parasitic extraction）：根据布线完成得版图提前RC（电阻电容）参数文件。对EDA工具输入相应的工艺参数（厂家提供）后，EDA工具根据这些参数和版图实际几何形体的面积计算出RC值，然后通过存储从而提取出RC参数。提取出来的RC参数，可以直接用于静态时序分析，也可用于后仿真。

后仿真（post-layout simulation）：它是通过采用外部激励和布局布线后产生的标准延时文件（*.sdf），对布局布线后的门级电路网表进行功能和时序验证，来检验门级电路是否符合功能要求。

物理验证（physical verification）：首先是通过DRC（design rule check，设计规则检查）对版图设计中的约束违规情况进行检查，以保证各层版图都符合设计的要求。然后是进行LVS（layout vs. Schematic，版图网表与电路原理图比较），进行版图网表跟原始电路图的一致性对比检查，即通过版图寄生参数提取工具得到一个有版图寄生参数的电路图，将它跟原理电路图进行比较，以确保版图设计与原要求的电路图的逻辑功能一致性。