2020/5/25数字逻辑 触发器和寄存器

在clk信号由1到0变化的时候，如果D信号还在变化，那Q存储的结果就是不稳定的
此时需要clk信号由1变0的前面一段时间Tsu，之后的一段时间Th内，D信号保持稳定。

有三角表示正边缘触发
三角加圈负边缘 触发

边缘触发器

左侧为异步清零，即清零信号不会受到CLK信号的控制
右侧为同步请零，需要在CLK有效地时候才会清零

触发器触发的延时Tcq

分频电路

寄存器


异步：指时钟信号不是同步的