Phase-Locked Loops 的思考（一）

锁相环（PLL: Phase-Locked Loops），是一种利用反馈技术（feedback）来实现频率及相位控制的电路。基本上，所有成熟的SoC芯片中都会含有PLL电路。伴随着技术的不断发展，芯片集成的PLL功能也愈发强大。一般来说，PLL在一个SoC里的主要任务有：提供时钟，倍频，相位锁定，频率综合等等。

先写在前面：关于PLL的文章实在是汗牛充栋浩如烟海数不胜数多如牛毛，各位同学如果想详细从头了解PLL的话，还是先阅读各大牛们的经典教材比较好。在这里作者君不敢造次，只是想与大家分享一下自己的一些心得。

这里是一些经典的教材：

Phase-Locked Loops Design, Simulation, and Applications, Sixth Edition. Roland E. Best. 2007.
Phaselock Techniques, 3rd Edition. Floyd M. Gardner. 2005.
All-Digital Frequency Synthesizer in Deep-Submicron CMOS. Robert B. Staszewski. 2006. 这本是主要是介绍全数字技术的。
首先，我们先来看一下PLL最简单的时钟应用，就是给其他电路提供clock信号。记得曾经看过一个比喻，时钟对于芯片来说就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了。同理对于芯片也一样。对于大部分数字电路来说，没有了时钟，也就无法工作。随着工艺技术的不断进步，电路对时钟的要求也随之提高，比如占空比，jitter等等。对于jitter这个概念，我们之后再会详细介绍。

记得之前的老大跟我说过，在一个芯片中，只有两样东西是准确且可以信任的，一个是bandgap产生的电压，另一个就是PLL的频率。（PS：如果没有经过trim，bandgap的电压也可能是不够准确的）。这种外置晶振的精度可以达到几十ppm，但频率较低（几十k到几十M的比较常见，几百兆的也有，但成本较高）。因此，对于现在SoC中几百兆，CPU中GHz量级，甚至RF电路中几十G上百G的信号，PLL是一种合理且成熟的解决方案。

作者君想先问大家一个简单的问题，什么是相位(Phase)？

所谓相位，我的理解来说就是运动物体的位置信息。比如古人经常说的月相，就是月亮在一种周期变化中，每个不同时间所处位置的情况。而在我们平时所见到的波动的数学表达中：

我们定义 即是在t时刻该简谐运动的相位， 为初相位。

让我们来打个比方：小明和小红绕着操场跑圈，在某一时刻，体育老师抬头看一下两人是否在偷懒。两人此时所处于操场的位置，就可以认为是相位。而两者的相位差，就可认为是两人在某一时刻的位置差。而两人跑步的频率呢，就是说在单位时间内，两人能跑的圈数，其实是一种衡量速度的指标。

相位的频率的关系，也可以理解为距离和速度的关系。我们都知道运动物体的速度乘上时间等于距离，而与之相类似，这个在PLL中十分重要的概念就很好理解了：

这个概念几乎贯穿了PLL的整个设计理念。为什么在鉴频鉴相器（PFD）中比较的是相位差，而到PLL的输出可以转化为频率的改变。

上图就是一个简单的PLL示意图，Vi是输入的reference clock，通常由片外晶振产生。Phase comparator比较输入的reference clock和反馈回来的输出信号Vo，得到两者的相位差。经过Loop Filter，转化为电压信号，控制VCO产生输出的Frequency信号。

参考文献：

【1】https://zhuanlan.zhihu.com/p/27805621