RCC HSE/HSI 配置时钟

RCC 主要作用—时钟部分

RCC 主要作用—时钟部分：
设置系统时钟 SYSCLK、设置 AHB 分频因子（决定 HCLK 等于多少）
设置 APB2 分频因子（决定 PCLK2 等于多少）
设置 APB1 分频因子（决定 PCLK1 等于多少）
设置各个外设的分频因子；
控制 AHB、APB2 和 APB1 这三条总线时钟的开启、控制每个外设的时钟的开启。

①HSE 高速外部时钟信号
时钟来源：
当使用有源晶振时，时钟从 OSC_IN 引脚进入，OSC_OUT 引脚悬空。
当选用无源晶振时，时钟从 OSC_IN 和 OSC_OUT 进入，并且要配谐振电容。
配置：
HSE 最常使用的就是 8M 的无源晶振。当确定 PLL 时钟来源的时候，HSE 可以不分频或者 2 分频，这个由时钟配置寄存器 CFGR 的位 17：PLLXTPRE 设置，我们设置为 HSE不分频。

②PLL 时钟源
时钟来源：
PLL 时钟来源可以有两个，一个来自 HSE，另外一个是 HSI/2。
配置：
具体用哪个由时钟配置寄存器 CFGR 的位 16：PLLSRC 设置。HSI 是内部高速的时钟信号，频率为 8M，根据温度和环境的情况频率会有漂移，一般不作为 PLL 的时钟来源。这里我们选 HSE 作为PLL 的时钟来源。

③PLL 时钟 PLLCLK
作用：
通过设置 PLL 的倍频因子，可以对 PLL 的时钟来源进行倍频。
配置：
倍频因子可以是:[2,3,4,5,6,7,8,9,10,11,12,13,14,15,16]，具体设置成多少，由时钟配置寄存器 CFGR 的位21-18：PLLMUL[3:0]设置。我们这里设置为 9 倍频，因为上一步我们设置 PLL 的时钟来源为 HSE=8M，所以经过 PLL 倍频之后的 PLL 时钟：PLLCLK = 8M *9 = 72M。72M 是 ST官方推荐的稳定运行时钟，如果你想超频的话，增大倍频因子即可，最高为 128M。
我们这里设置 PLL 时钟：PLLCLK = 8M *9 = 72M。

④系统时钟 SYSCLK
时钟来源：
系统时钟来源可以是：HSI、PLLCLK、HSE
配置：
具体的时钟配置寄存器 CFGR 的位 1-0：SW[1:0]设置。
我们这里设置系统时钟：SYSCLK = PLLCLK = 72M。

⑤AHB 总线时钟 HCLK
说明：
系统时钟 SYSCLK 经过 AHB 预分频器分频之后得到时钟叫 APB 总线时钟，即 HCLK。
配置：
分频因子可以是:[1,2,4，8，16，64，128，256，512]，具体的由时钟配置寄存器 CFGR的位 7-4 ：HPRE[3:0]设置。
片上大部分外设的时钟都是经过HCLK 分频得到，至于 AHB总线上的外设的时钟设置为多少，得等到我们使用该外设的时候才设置，我们这里只需粗线条的设置好 APB 的时钟即可。我们这里设置为 1 分频，即HCLK=SYSCLK=72M。

⑥APB2 总线时钟 HCLK2
说明：
APB2 总线时钟 PCLK2 由 HCLK 经过高速 APB2 预分频器得到。
HCLK2 属于高速的总线时钟，片上高速的外设就挂载到这条总线上，比如全部的 GPIO、USART1、SPI1 等。至于 APB2 总线上的外设的时钟设置为多少，得等到我们使用该外设的时候才设置，我们这里只需粗线条的设置好 APB2 的时钟即可。
我们这里设置为 1 分频，即 PCLK2 = HCLK = 72M。
配置：
分频因子可以是:[1,2,4，8，16]，具体由时钟配置寄存器 CFGR 的位 13-11：PPRE2[2:0]决定。

⑦APB1 总线时钟 HCLK1
说明：
APB1 总线时钟 PCLK1 由 HCLK 经过低速 APB 预分频器得到。
HCLK1 属于低速的总线时钟，最高为 36M，片上低速的外设就挂载到这条总线上，比如USART2/3/4/5、SPI2/3，I2C1/2 等。至于 APB1 总线上的外设的时钟设置为多少，得等到我们使用该外设的时候才设置，我们这里只需粗线条的设置好 APB1 的时钟即可。我们这里设置为 2 分频，即 PCLK1 = HCLK/2 = 36M。
配置：
分频因子可以是:[1,2,4， 8，16]，具体的由时钟配置寄存器 CFGR 的位 10-8：PRRE1[2:0]决定。