[原创]Cadence软件使用记录5_Allegro绘制PCB基础
前期准备
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导入网表
根据之前生成的netlist文件,导入即可。可能会有出错,多半是footprint设置不对,务必检查仔细。
但是,若PCB画一半,原理图有更新怎么办?没关系,重新生成网表,Allegro重新导入网表(在“Place changed componet”点击“Always”。即可在不改变原有布局的同时更新网表) -
快捷键
allegro可以自定义一些命令快捷键,这个得先说。
方法:
打开env文件,
自己配置吧,比如我的:还不是很全,我也是刚入门。。。
source $TELENV
funckey A mirror
funckey F9 grid toggle
funckey F10 zoom fit
funckey F11 zoom in
funckey F12 zoom out
funckey M move
funckey m move
funckey w add connect
funckey W add connect
funckey Del delete
funckey ' ' iangle 45
funckey ~M show measure
funckey ~S save
funckey ~Z undo
### User Preferences section
### This section is computer generated.
### Please do not modify to the end of the file.
### Place your hand edits above this section.
###
set padpath = $padpath D:/SoftWare/CadenceLib/abt/ D:/SoftWare/CadenceLib/others/Heijinlib/
set psmpath = $psmpath D:/SoftWare/CadenceLib/abt/ D:/SoftWare/CadenceLib/others/Heijinlib/
在哪里查看设置结果呢:
弹出的对话框就是了。
PCB绘制步骤:
先给PCB圈块地,也就是outline
建议用命令行搞
x 0 0
ix 30
iy 30
ix -30
iy -30
30mmx30mm的板子就定下来了
觉得矩形锋利?添加倒角,不需要你自己画圆的
依次点击需要倒角的两根线,即可
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放置元件
这么多飞线看的头大?
如果想再打开,如下操作就好了 -
设置DRC
大小
填充显示
Setup—>User Preferences—>Display—>Visual,选择display_drcfill
颜色DRC
从AD过来的人,还是喜欢青绿色报警 -
交互设计
在capture中开启:
开启交互设计后,原理图选中的元件,将在PCB中高亮显示 -
对齐元件并均匀分布
空白处右键,进入placement edit
选中需要对齐的元件,右键align components
此时,右侧options会弹出菜单,点击equal spacing -
设置电气规则
分层
类似AD,就不细说了,说一下:对于地平面和电源平面,应该是负片设计,所以要勾选Negative Artwork,然后就是一些板厚的参数
设置约束
CM图标constraint manager
六个部分:
electrical:设置电气规则,如常规的等长组、差分对、走线物理长度等
physical:设置物理规则,如设置走线线宽、查分对的对内线距等
spacing:设置间距规则,如设置各对象之间的间距,两两组合的间距,比如过孔跟线,线跟焊盘等等
same net spacing:设置相同网络的间距规则
properties:设置对象的属性
DRC:进行DRC设置
各自为政,互补干涉,但是组内逻辑都是类似的。
比如:我们可以先设置集合SET:default、diff100、power等等
然后分别设置集合的特性,所谓特性就是线宽最大最小,neck最大最小,可用的VIA封装(插一句,neck是干嘛的?neck一般要比line小一些。目的是在狭小空间走线时,line走不下,切换到neck模式下走,然后再恢复line)
这样的话,我们在NET栏就能选择某根线所属集合了,集合就决定了属性
但是,我觉得我不想一个个设置电源走线,可以建个电源类,然后属性赋值想要的集合就行(赤果果的C++啊)
注意这里POWER类与集合POWER一点关系没有,只是名字都叫POWER
还有一个Region干嘛的?
就是设置一个region集合,该集合的属性会屏蔽之前的属性设置,或者说全局的属性设置。效果就是在region内部,按region的规矩来,离开了就按正常的规矩来。所以就是上图看到的样子。
看看我是如何设置的:
右键unnamed,create–>region,名字自定,填写参数。保存退出。
画几何图形,选择constraint region,在assign to region下选择刚刚定义的region,然后画个框就行了。
最后的话
约束是为了更好的管理,cadence通过约束,更好的规范了工程师的行为,提高了效率。但是本篇介绍的CM,只是皮毛,还有很多细节,写不下了,先到这里吧