1、简介

DDR3内存控制器用于连接符合JESD79-3C标准的SDRAM设备。不支持DDR1 SDRAM，DDR2 SDRAM，SDR SDRAM，SBSRAM和异步存储器等存储器类型。

2、接口特性

①支持JEDEC标准JESD79-3C - DDR3兼容设备
②最大33位地址，8GB地址空间
③支持16/32/64位数据总线宽度
④CAS延迟：5,6,7,8,9,10和11
⑤1,2,4和8个Bank
⑥Burst Length: 8
⑦Burst Type: 顺序
⑧通过一个或两个片选提供8GB地址空间
⑨页大小：256,512,1024和2048字
⑩SDRAM从复位或配置更改自动初始化
⑩支持自刷新模式
⑩优先刷新调度
⑩可编程SDRAM刷新率和积压计数器
⑩可编程SDRAM时序参数
⑩大端和小端模式
⑩ECC在SDRAM数据总线上
⑩每64位数据量的8位ECC，无额外的周期延迟
⑩支持两种延迟类
⑩不支持UDIMM地址镜像

3、外围架构

3.1、时钟接口

DDR3控制器有两种时钟方案
1、用于驱动DDR3控制器的时钟方案和用于驱动DDR3 I / O接口的时钟方案。
2、DDR3控制器由DSP / 2时钟域提供时钟。 I / O接口由DDR3内存时钟驱动（数据速率的一半）。

3.2、信号定义

4、布局拓扑

4.1 T型拓扑

T型拓扑缺点：无法做到完全等长，限制带宽。
4.2 Fly-By拓扑
DDR3 fly-by架构为控制和地址信号的布局和布线提供了便利。在这种拓扑结构中，来自DSP DDR3控制器的每个相应信号从一个SDRAM顺序路由到下一个SDRAM，从而消除了与先前在DDR2设计中看到的任何短截线相关的反射。

缺点：DDR3设计采用fly-by拓扑的不利方面是DSP DDR3控制器到SDRAM的诱导延迟。 实际上，每个SDRAM的延迟都不同。 通过读写均衡处理不同控制器到DRAM长度的校正或补偿
注意事项：
1、 控制信号是点对多点，终止于VTT
2、 时钟网络是点对多点和终端（与控制，命令或地址网络不同）。
3、 数据网是点对点的
4、 地址/命令网络是点对多点，并以终端端接到VTT。

5、校准

ZQ校准旨在控制SDRAM的片上终结（ODT）值和输出驱动器（分别为RTT和RON）。 ZQ校准不是DSP的可控特性。 它使用精密（≤1％容差）240Ω电阻器控制。