奇数分频器verilog

在数字电路设计中，分频器的设计是一个基本知识点，对于偶数分频器的设计来说比较简单，在此不再赘述，那么对于奇数分频器以及小数分频器的该怎么去处理呢，本篇博文主要来谈谈奇数分频器的设计。奇数分频器的实现可以分为两大类：

• 占空比非50%的奇数分频器的实现
• 占空比为50%的奇数分频器的实现

  对于占空比非50% 的奇数分频器的实现也是非常简单，对于3分频，可实现占空比为1/3或者2/3，对于7分频而言其占空比可实现1/7,4/7,2/7，其他奇数分频可得到类似的结果。这样的奇数分频器的实现很简单，让计数器达到特定的周期长度然后进行翻转即可。拿后面要实现的分频来讲，我要实现占空比为3/7，因此我只需要让高电平的占3个周期，低电平占4个周期即可，这种设计下，划分的最小时间段是一个时钟周期。这个思想是分频器实现的核心。

  对于占空比50%的奇数分频器的实现，需要高电平占3.5个周期，低电平占3.5个周期，这样进行处理的最小时间段就变成了0.5个周期。因此如何产生这半个时钟周期是实现占空比为50%的奇数分频器的关键。触发器是基于边沿触发的记忆单元，通常情况下我们是上升沿触发，那如果一个触发器进行上升沿触发，一个触发器进行下降沿触发，那这样的话就产生了半个周期的时间段。因此在占空比为50%的奇数分频器的实现中，需要有两个分频的时钟，这两个分频时钟一个基于上升沿分频，一个基于下降沿分频。并且其占空比均为n/2n-1,(拿5分频来讲)，然后再对这两个时钟进行或运算就好。

图中所示为5分频

 图中div_clk1,div_clk2分别是2个计数器，其中一个上升沿进行采样，另一个进行下降沿采样。