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Clock Gating Checks

分类: 文章 • 2024-03-22 15:38:10

(1) Active high gating

Clock Gating Checks

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UAND0/A高电平信号起始要落在5ns和10ns之间。max < 10，min > 5

(2) Active low gating

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低电平信号起始要落在0ns和4ns之间。

(3) Path Group: **clock_gating_default**