关于这两天写的异步fifo代码是否遗漏数据问题

wr_fifo中：

rd_fifo中：

这两个地方是否有+1操作：
如果只有写数据有+1，读数据不+1，会出现数据漏写问题，读数据正常

图中画圈数据被漏掉。

如果都不+1，则运作正常，只是当状态计数器从2’d1状态转到2’d0状态后（即fifo满/空时），要一直等到fifo空/满之后才会再开始工作，稳定在读写交替的状态。如下图：读写使能完全不重叠。

如果都进行+1操作：还是会出现漏写数据的问题。读数据正常

如果只有读数据+1，写数据不+1：读写正常，而且读写操作有重叠部分，所以效率高一点。

上面读时钟10MHz，写时钟20Mhz。
所以是慢时钟下的操作+1，会更有效率？
明天调换时钟看看。