主从正向触发器时延分析

课后作业七

分析下面两种主要主从型正沿出发寄存器，借助理论推导或仿真模拟，比较其Tc-g、Tsu、Thold。可基于课本的0.25um工艺参数或提供的0.13um工艺参数

1.1 理论分析

建立时间要保证T2输入端得到D处的值：
T_su = T_pd-I1+T_pd-T1+T_pd-I3+T_pd-I2
保持时间由于时钟重叠不等于零。
T_hold = T_overlap1-1 (=T_pd-I)
T3输入端的值在上升沿到来前已经稳定，传播时延从T3导通到Q值发生变化。
T_c-g = T_pd-T3 + T_pd-I6

1.2 仿真

Clk 与~Clk的关系，将CLK上升时长设为极短，仿真结果Clkn的低电平无法拉到底，从到达点来看，延时接近0.09ns，即overlap时间

图中红线为clk，棕黄色为D的变化，浅蓝为T2in处的电平。Tsu接近0.07~0.09ns

图中蓝线为输出q的曲线，Tc-q接近0.07~0.09ns

2.1理论分析：
I2仅做电位补充作用，其强度比I2小，无法改变逻辑值。故不用考虑I2的作用
T_su = T_pd-T1
T_hold = T_overlap1-1 (=T_pd-I)
T_c-g = T_pd-T2 + T_pd-I3

2.2
在仿真模拟时，用模块实现TG、Inverter，I2、I4宽度较小,设置为I1、I3的1/4可以得到正确的逻辑结果。

时间重叠的效果与1.2中结果类似。

上升过程
下降过程
从D开始变化，到I1in变化的延时大概在0.02ns可以看到比1.2中要快。

TG2处出现了一些问题，q的值在D 0-》1时出现了一些问题，如下图：

D绿线在变化时，引起clkn红线的毛刺，于是TG2可能瞬间导通。不过D上升时I3in的值仍处于高电位，逻辑值不变，D下降时，I3in处值由低变高，改变了逻辑值。

两个电路图的模拟代码在文件夹中，图二标记为fake。