Modelsim的使用——D触发器
启动软件进入的页面为：
一.创建文件，并且书写代码。
1. 选择File>New>Preject创建一个新工程。
2.创建文件
- Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件
- Add Existing File——添加一个已存在的文件
- Create Simulation——创建指定源文件和仿真选项的仿真配置
- Create New Folder——创建一个新的组织文件夹
注意：选择的时候选择Verilog
3.双击打开.v文件进行编辑。
a.编辑电路定义的文件，写完之后Ctrl+s保存
代码如下：
module dff(din,clk,q);
input din,clk;
output q;
reg q;
[email protected](posedge clk)
q<=din;
endmodule
b.写测试模块文件
在刚才的目录下，右键Project>Add to Project>New File创建新的文件。准备写testbench代码。
同样注意文件类型为Verilog，双击文件书写代码，并进行保存
代码如下：
module dff_tb;
reg clk,data_in;
wire data_out;
dff u1(data_in,clk,data_out);
always #5 clk=~clk;
initial
begin
clk=0;
#20 data_in=1;
#20 data_in=0;
#20 data_in=1;
#15 data_in=0;
#15 data_in=1;
end
endmodule
二.编译文件
1.编译之前
两个问号代表没有编译
2.进行编译
选择欲编译文件，右键选择Compile<Compile ALL，或者右击Project标签，选择Compile>Compile All。（编译正确后显示对勾）