LAB 4

实验4：
a. 内容：

步骤：新建项目和BDF文件，保持项目名称和顶层设计名称相同；编写verilog代码创建译码器模块，并为其创建符号；在BDF文件中调用创建的符号，完成电路设计；根据手册分配管脚，不用的管脚设置为三态；编译下载电路，观察现象；进行部分编译，观察RTL视图及其内部电路结构；创建VWF文件，利用Node Finder添加观测信息，设置时钟激励并进行仿真；新建SignalTap文件并加入到工程文件中，添加采样时钟和待观察数据信号，重新编译和下载；分析数据的正确性。




结果：编译下载电路以后，四个LED灯按照0-15的顺序依次自动闪烁，且七段译码管顺序显示相应LED灯代表的数值。当计数值为15时，LED9闪烁。

b. 内容：修改时间基准发生器，设计一个使用两个七段译码管，精度为0.1秒，范围为0-9.9秒的计时秒表。
步骤：新建项目和BDF文件，保持项目名称和顶层设计名称相同；编写verilog代码创建译码器模块，并为其创建符号；在BDF文件中调用创建的符号，完成电路设计；根据手册分配管脚，不用的管脚设置为三态；进行部分编译，观察RTL视图及其内部电路结构；编译下载电路，观察现象。





结果：编译下载后，译码器开始自动从0-9.9计数，计数精度为0.1秒。