Quartus II 之常见问题（一）
1. 问题描述：
- 设计16位加法器遇到的问题：
Error: Can’t synthesize current design – Top partition does not contain any logic- 问题分析：
- 在程序中使用电路图为顶层文件，但是没有接上管脚，所以弹出以上错误
- 如果使用verilog文件作为顶层文件，一般不会出现这种问题
2.解决方法：
- 1）接上管脚：
右键原理图 ->Generate Pins from Symbol Ports（如下图所示）
- 2）设置add_rca_16.v为top level：