JESD204B简介（一）-------理论概述篇

JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。JESD204和JESD204B修订版数据转换器串行接口标准由JEDEC委员会制定，旨在标准化并减少高速数据转换器与FPGA（现场可编程门阵列）等其它器件之间的数据输入/输出数目。更少的互连可简化布局布线，并支持实现更小尺寸的解决方案，同时不影响整体系统性能。这些特性对于克服许多高速ADC应用的系统尺寸和成本限制非常重要，包括无线基础设施（GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、TD-SCDMA）、收发器架构、软件定义无线电、便携式仪器仪表、医疗超声设备、雷达和安全通信等军用/航空应用。
ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口。JESD204B一共有三种子类，分别是子类0，子类1和子类2。三个子类主要是根据同步方式的不同划分的，现在大部分ADC/DAC都使用的子类1，所以接下来主要讲解子类1。
表1 JESD204B、LVDS接口对比

JESD204B包括3个之类，分别是子类0，子类1，子类2；三个子类主要是根据同步方式的不同划分的。子类0兼容JESD204A，子类1使用SYSREF同步，子类2使用SYNC进行同步。只有子类1和子类2支持确定性延迟——发送端到接收端之间的链路延迟固定。JESD204B标准定义了多个层，每个层负责特定的功能。这里定义了4层：物理层、链路层、传输层和应用层。根据FPGA和转换器的接口组合，可以为物理层和传输层选择不同的组件。JESD204B接口分层定义如图1所示。

图1 JESD204B发送、接收接口结构组成

具体详细的启动过程如图2所示：

图2 链路启动时序图

1. 代码组同步（CGS）- 不需要接口时钟，因此RX必须将其数位及字边界与TX串行输出对齐。RX 可向TX发送SYNC请求，让其通过所有信道发送一个已知的重复比特序列，本例中每字符每K 是K28.5。确切的字符比特序列可在标准中找到。RX 将移动每个信道上的比特数据，直到找到4个连续的K28.5字符为止。这时，它不仅将知道比特及字边界，而且已经实现了CGS。随后，它会取消对SYNC的断言，而TX和RX则都会进入下一个状态：初始信道对齐序列（ILAS）。

2. ILAS - JESD204B 协议的一个良好特性可实现通过RX模块中的一些FIFO/缓冲器吸收信道偏移。在实现CGS后，TX 可在每个信道上发送已知的字符帧集合，称为信道对齐序列（以每字符每R K28.0 开始，以每字符每A K28.3 结束）。收到对齐序列后，RX 会对数据进行FIFO缓冲，直到所有信道都收到完整的对齐序列。由于已经知道了整个序列，因此信道随后可重新对齐，这样每个信道上的任何信道偏移都可通过FIFO存储器吸收，而且，信道随后还可在相同的时间点、在RX 模块内释放该数据。这可缓解为串行解串器信道提供匹配布局的需求，因为信道偏移可通过FIFO存储器吸收。

3. 用户数据（UD）- 在代码组同步及信道对齐后，就可正确接收用户数据。如果在该最后状态时用户数据无效，则需要重新启动本过程，RX 会发送一个SYNC请求重新开始该过程。

4. 在代码组同步及信道对齐后，就可正确接收用户数据。如果信道对齐后用户数据无效，则需要重新启动链路，接收端会重新发送同步请求。

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