Verilog HDL、Verilog-A、Verilog-AMS笔记
【暂未关注:Verilog、Verilog-A、Verilog-AMS在语法上有无区别。】
Verilog-HDL :处理数字信号Digital signal
Verilog-A :处理模拟连续时间信号Analog continuous-time signal
Verilog-AMS :处理模拟离散时间信号Analog discrete-event signal
+处理模拟连续时间信号Analog continuous-time signal
+处理数字信号Digital signal
Verilog-A/MS=“Verilog-A”+“Verilog-AMS”
笔记如下:
模块内的数据类型可以是net(wire)或者Variable(reg);
模块被顶层引用时,不必考虑子模块输出端口在内部是被定义为net还是variable。因为模块连接会用一根wire把reg中的值引出来;对顶层模块来说,input只能是wire型,不需要你指定类型(wire或reg)。
在initial中不能对net/wire类型赋值,因为它只是一条线不能存储数据。
net(wire) :为逻辑类型,只能进行与或非操作。数据宽度=1bit
Variable(reg) :为数字类型,可进行数学运算。数据宽度>=1bit。【可用net(wire)给reg的1位赋值】
常用的Variable变量:
reg 寄存器型变量
integer 32位带符号 整数变量,多用于循环
real 64位带符号 实数变量
time 64位无符号 时间变量
integer的格式:sb'fn;默认格式为32位的二进制;
在各种运算中,除位操作外,含x或z时,结果均为x;
位操作中的特例:1|x=1; 1|z=1; 0&x=0;0&z=0;
移位运算符:>> 和<<
特点:【等效为操作数 /2 或 *2】。
右移时:右侧数据丢失,左侧补0; 4'b0100>>2=4'b0001;
左移时,位数扩展,右侧补0; 4'b0100<<2=6'b010000;
位拼接:
在位拼接表达式中,不允许存在没有指明位数的信号,必须指明信号的位数;若未指明,则默认为32位的二进制数!
如{1,0} = 64`h00000001_00000000,
注意{1,0}不等于2`b10。