前言

昨天使用System Generator对时序进行了简单的分析，然后今天再介绍一下资源分析的功能，本次的设计文件和昨天的一样，只是System Generator的配置不太相同。

介绍

双击System Generator，打开配置窗口，Compilation可以是选项中的任意一项，不需要像时序分析那样有特定的要求；

在Clocking菜单下，将分析类型改成Resource

完成配置，点击Generate生成资源利用的数据，并在一个资源分析的表格中进行显示；表中每一列的标题，就是BRAMs这些，显示了进行设计的FPGA可用的资源总数，其余部分则是显示了设计中每个子系统和模块的层次结构列表，并且包括其使用的资源数量。

点击表中的模块或者子系统所在的那一行，会交叉到Simulink中对应的地方，并进行高亮显示，模块是黄色的背景，外框则是红色的。

如果点击的模块或者子系统是属于上一层的，则上层模块或系统以及子模块或子系统都会高来显示，如下:

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今天的资源分析就简单介绍到这，在这些天使用System Generator进行生成设计文件，有时候点击Generate，然后生成的时序分析或者资源分析窗口的表格是空的，后来发现通过将Target directory的路径改成一个新的路径位置，然后重新运行分析，就可以在表格中出现数据信息。