Vivado软件PL部分基本操作流程

Vivado软件版本2015.4

1.新建工程

    新建工程要选择一个文件夹，里面装载着工程的全部文件，文件路径不能出现中文字符；

    一般选择RTL级工程；

     模块化的设计方法允许我们调用别的模块文件，可添加文件包括编写FPGA的Sources文件、IP核和管脚配置文件Constraints，不过我们还没设计好，一路点next

    选择芯片可以通过"Boards"选择，也可以通过"Parts"选择，“Parts”中选择general purpose，我自己的开发板上所使用的FPGA芯片的Family为"Zynq-7000"，Package为"clg484"，Speed grade"-1"；

2.新建工程文件

    对着Sources窗口鼠标右键，Add Sources，快捷键是Alt+A，然后先creat design source，生成的是".v"文件

软件会生成以下这样的界面，帮助你分配端口，当然也可以自己在设计文件里敲代码

最后就会生成设计文件".v"文件，vivado很贴心，文件开头注释都给贴好了，不过就是嫌弃字体样子，quartus软件的界面好看

    同样的套路，creat constraints，则生成".xdc"文件

 

3.往设计.v文件里面敲代码，非常注意代码风格，时序电路和组合电路分开写

往.xdc文件里敲代码（听说也可以自动生成~~还没研究怎么弄）

4.然后尝试编译，可以点击

也可以点击

然后开始报错

然后修改代码继续编译

编译的时候观察右上角可以发现软件正在进行的步骤

编译是一个漫长的过程~~

不过很开心看见succesfully！

完成就要生成比特流文件 Generate Bistream，也可以点击左侧的Project Manager窗口

生成文件成功会提示用户

5.下载

此时我们选择 Open Hardware Manger

硬件上也要链接下载器或者板子的下载电路接口，上电，我的板子是PROG接口，至于PROG是什么英文，emmm

到这里，可以点击Auto Connect自动连接，也可以自己新建一个target，我这里选择自动连接

然后就可以在界面发现我的板子的设备

选中PL部分，右键Program Device，下载刚刚生成的比特流文件到FPGA设备

比特流文件默认生成路径是   runs/impl下

点击Program，然后就结束啦！