Verilog经典教程-夏宇闻（1）-第一章和第二章：数字信号处理、计算、程序、 算法和硬线逻辑的基本概念、Verilog HDL设计方法概述

1、数字信号处理、计算、程序、 算法和硬线逻辑的基本概念
几乎无重点，就是了解一下Verilog HDL语言能干什么，当然是电路设计

2、Verilog HDL设计方法概述
2.1.硬件描述语言HDL
硬件描述语言(HDL)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自
己的设计思想，然后利用电子设计自动化(在下面简称为EDA)工具进行仿真，再自动综合到门级电路，再用ASIC或FPGA实现其功能。

2.2 Verilog HDL的历史

2.3 VerilogHDL 与 VHDL 建 模 能 力 的 比 较
现在又在verilog的基础上出现了system verilog，可以进行系统级别的设计和验证，新手建议学习verilog较为简单-类似与C语言，而且其语法也在不断地更新完善的过程中，全球设计者使用更多。

2.4.软核、固核和硬核的概念以及它们的重用
1、把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称之为“软核”(Soft Core)。
2、把由软核构成的器件称为虚拟器件。
3、把在某一种现场可编程门阵列（FPGA）器件上实现的，经验证是正确的总门数在5000门以上电路结构编码文件，称之为“固核”。
4、把在某一种专用半导体集成电路工艺的（ASIC）器件上实现的经验证是正确的总门数在5000门以上的电路结构掩膜，称之为“硬核”。

2.5采用硬件描述语言(Verilog HDL)的设计流程简介
1、自顶向下(Top-Down)设计的基本概念
现代集成电路制造工艺技术的改进，使得在一个芯片上集成数十乃至数百万个器件成为可能，但我们很难设想仅由一个设计师独立设计如此大规模的电路而不出现错误。利用层次化、结构化的设计方法，一个完整的硬件设计任务首先由总设计师划分为若干个可操作的模块，编制出相应的模型（行为的或结构的），通过仿真加以验证后，再把这些模块分配给下一层的设计师，这就允许多个设计者同时设计一个硬件系统中的不同模块，其中每个设计者负责自己所承担的部分；而由上一层设计师对其下层设计者完成的设计用行为级上层模块对其所做的设计进行验证。
自顶向下的设计（即TOP_DOWN设计）是从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一 直这样做下去，直到可以直接用EDA元件库中的元件来实现为止。

2、具体模块的设计编译和仿真的过程