基于vivado2017.4的 pynq-z2 PL端设计流程

1、创建工程


“+”用于添加已编写完的源文件（.v文件）

若有已编写好的约束文件的化，则直接添加.xdc的约束文件

选择开发板型号

直接Finish

2、创建编写.v文件（design source）
创建设计文件



敲代码

3、仿真
仿真设置，主要设置仿真时间，相当于“#1000 $stop”语句；黄色框也可以选择其他仿真器（如：modelsim等等）以及仿真语言

创建仿真文件，同design source

进行行为级仿真

得到仿真出来的波形文件

4、综合
RTL分析

引脚分配，确定电平

保存引脚（约束）文件

在constraints中可以查看到该约束文件，也可以通过文本方式编写约束文件

运行综合，选择CPU核心数

综合完成，也可以点击okay，看你要干啥

约束向导，进行时序约束

设置125MHz的时钟频率

reload一下约束文件，可以看到增加的一条时钟约束

5、生成bit文件

选择CPU核心数，然后慢慢等吧，综合-布局布线-生成bit文件vivado在一个一个执行，这里对综合要说明一下，因为刚修改了约束文件，所以要重新综合

bit文件生成完成

6、下载到板子上

右键xc7z020

选择bit文件,基本就是默认的，vivado已经给你选好了

end…