System Verilog视频学习笔记(4)- Stimulus driven and received
Stimulusdriven and received
内容来自启芯-System Verilog视频
==============================================================
目录结构:
1、驱动和采集DUT信号
--------1.1 testbench timing
--------1.2输入输出时钟偏斜
--------1.3 scheduling
--------1.4同步驱动例子
--------1.5 信号同步
2、总结
==============================================================
本章目标:
1、在驱动中驱动DUT信号
2、在Monitor中采样信号
3、如何同步信号
1、驱动和采集DUT信号
图1、testbench结构图
DUT驱动信号由Driver驱动,采集信号又Monitor采集。
图2、testbenchtiming
上图时序描述了数据采集sample在时钟上升沿之前,数据驱动drive在时钟上升沿的规则。
例子:router这个DUT的信号通过router_io接口交互信号,上层testcase,test.sv可向接口发送异步信号和时钟等。
图3、输入输出时钟偏斜
图4、Scheduling
每个时间分为5个主要的区:Preponed,Active,Observed,Reactive,Postponed
(每个区做什么?)
同步驱动使用非阻塞赋值
图5、同步驱动例子
例子:1cycle后,din[3]变为1,有延迟,var_a变为var_b;3cycles后,din[3]赋值为var_b。
图6、信号同步
其他部分是一些时序例子。
2、总结
该部分视频较短,主要讲如何驱动和采集DUT。