高能！接下来的画风比较奇特 ❤️

想和大家聊聊Verilog，我看到的这方面的资料都讲的太复杂了，而且画面不够可爱。虽然咋们是工科，要严谨，但是我真的看不下去了！

好了，吐槽结束，进入正题。

这张图比较浮夸，我就是想试试图片能不能上传。 说白了Verilog就是一语言，跟什么python一样，不过是给硬件的。意思就是你在电脑里写完码之后，要通过一个可编程界面（PLI），一般是一个universal programmer小机器，把你的code“烧”进硬件里，硬件指的是FPGA or customsilicon， 比如flip-flop等。

还有一种硬件语言叫做VDHL， 现在来看看Verilog和VHDL的区别：

看粗区别了吗？俩个的syntax完全不一样， VHDL话更多，比如要去定义Entity。而Verilog就是module，module可以看作线路里的每个小元器件，小零件。注意！module不是C里面的function，不是你去run了，就可以return一个答案。module更像是一个大致结构。

怎么写Verilog？一个具体思路：

（不好意思，这图片我也不知道怎么这么小，上传的时候感觉有点问题）

这就是Verilog的基本资料。更细节的图片和例子，我会下次再说。 今天先讲到这里，更细节的东西下次在（二）里来讲，谢谢阅读～