FPGA(8) 实验综合3 基于ip核的存储器操作
RAM读写
随机存取存储器，可以随时把对任一指定地址的存储单元进行写入或读取数据的操作，读写数据由时钟频率决定。
FPGA中Cyclone IV具有嵌入式结构，可以满足Altera Cyclone IV器件设计对片上存储器的需求。嵌入式内存结构由M9K存储器模块组成，通过对这些模块的配置可以实现RAM，移位存储器，ROM，FIFO缓冲区等存储器功能。
通过ip核
8bits 32words auto自动最优
‘q’output port会进行多一次存储
选择创建读使能信号
避免对同一个例子进行读写操作，选择don’t care
前者是是否提前放入数据
后者是用来调试ram的倒数第二个方便例化ram 的ip核
FIFO
一般用于不同时钟域之间的数据传输，也常用来实现不同位宽的接口的数据匹配
也是ip核的使用，通过注册ip核生成代码，再用模块之间的相互调用把接口对应上即可使用
正常模式与前显模式的区别：前显模式在第一个读信号拉高的时候就已经将第一个数据放上案板（磨刀霍霍）
电力保护可以避免在fifo满的时候继续向里面写数据
程序的读取和写入操作感觉像是对着时序图写伪代码