计算机组成原理实验 单总线CPU设计(变长指令周期3级时序)(HUST)思路总结

计算机组成原理实验 单总线CPU设计(变长指令周期3级时序)(HUST)思路总结

变长指令周期3级时序单总线CPU设计和定长指令周期的设计类似，区别在于时序发生器状态机和输出函数的设计，以及硬布线控制器的连接，其他设计均一样。在这我总结下与定长指令不同的设计。

第2关 时序发生器状态机设计

重点在于S3的次态分析，S3的次态还与与译码信号有关，关于S3状态转换表应为

其中，注意当译码信号均为0时，S3次态为S6

第3关 时序发生器输出函数设计

其实这一关方法还是一样的，不用考虑译码信号，直接根据要求填表。

第5关 硬布线控制器设计

注意所给的硬布线控制器电路中时序发生器状态机和输出函数默认是定长指令周期的，需要更换为我们前几关设计的变长指令周期的状态机和输出函数。特别注意变长指令周期的状态机的输入需要加上译码信号。

状态寄存器的连接方法同定长指令周期的。

关于其他部分的设计可以参考上篇文章：
单总线CPU设计(定长指令周期3级时序)