verilog中仿真延迟为负数会怎么样

背景：

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一般我们习惯于在非阻塞赋值前加入一个延迟值，如下：

假设这个延迟值为负数会怎么样？

验证：

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1、直接给一个负数的值，如下：

此时编译器会识别到这个错误，编译失败，如下：

2、通过realtime变量传递一个负值，如下：

此时编译可以通过，但是仿真时会提示你，实际生效的延迟值为0。

使用的vcs版本为2016.06。