专利技术交底书

贵方公司编号：

发明名称：一种基于数据驱动算法的高精度晶振校准方法及系统

申报单位：

申报类型：发明专利

发明人：

技术联系人：

 

• 发明名称

一种基于数据驱动算法的高精度晶振校准方法及系统

 

• 技术领域

本发明涉及数字通信领域，具体涉及一种基于数据驱动算法的高精度晶振校准方法及系统，可用于高精度通信测量仪器的时钟信号校准，校准时钟精度可以达到微秒级。

 

• 背景技术

对现有的文献对高精度晶振校准方法进行了研究。

文献1（刘会娟，伍冬，郑德平. 一种高精度模数混合温度补偿晶体振荡器[J]. 微电子学，2011(06)：58- 61+67.）利用GPS 、单片机等器件，校准恒温晶振，得到稳定度较高的时钟信号，可达10-10量级，但是该系统所使用到的恒温晶振，价格过高，达上千元。  

文献2（董淑瑞，尚俊利. 基于 GPS 的恒温晶振频率校准系统的研究分析[J]. 中国新通信，2018，20(13)： 151.）利用FPGA，在其中实现一个信号采集系统，采集到1PPS信号和恒温晶振输出信号，计算二者频率差并进行修正，此法得到的补偿晶振频率稳定度得到了不错的提升，稳定度可达10-9量级，但是该系统使用了GPS信号作为外部校准时钟源，既增加了系统的成本而且由于在室内没有GPS信号，该系统无法正常在室内工作。

专利1(一种基于SOPC技术的晶振驯服方法和系统，CN201910973023.3，2019)提出了一种基于SOPC技术的晶振驯服系统，具备相位补偿、老化温度补偿等功能，但并未提及该方法所能达到的校准精度的所需的校准时间。

专利2(一种晶振校准方法和系统，CN201610209614，2016)提出了一种通过参考脉冲生成模块生成的参考脉冲信号，通过开环调整和闭环调整相结合的方式，快速校准晶振频率的方法，改系统的校准的时间过长且需要一个外部稳定的时钟源增加了成本，无法在无参考时钟源情况下工作。

总结下来，目前比较流行的方法就是使用GPS去校准恒温晶体振荡器，此法虽然也能校准得到稳定度不错（达10-9）的晶体振荡器，但此法的缺点也很突出：

1. 使用了GPS，使得系统不能工作在室内。
2. 使用了恒温晶体振荡器，使得系统成本过高。

 

• 本发明技术方案的详细内容

本发明所要解决的技术问题是克服现有技术中必须有一个或者类似GPS时钟信号源的外部高精度且稳定的时钟源作为参考时钟源来进行校准，本发明直接使用时间测量单元——TDC-GP22芯片，测量待校准VCXO（压控晶振）的周期，然后进行校准，整个过程无需使用GPS。本发明可以在室内和室外工作，尤其是相比较于GPSDO（GPS校准晶体振荡器）而言，可以在室内校准VCXO。克服了现有技术中校准时间普遍偏长的问题，采用了数据驱动的方法去校准VCXO（压控晶振），这是所有的校准方法未曾使用过的。

本发明采用了一种基于数据驱动算法的高精度晶振校准方法及系统，所述系统包括FPGA处理器，时间数字测量模块，MCU处理器，DAC模块和外部压控晶振；所述方法包括以下步骤：S1、将压控晶振产生的时钟信号，FPGA芯片收到MCU的分频指令，进行时钟信号的分频和分路处理；S2、将分频分路后的信号分别送给时间数字测量模块进行时钟信号的周期测量；S3、MCU将测量得到的周期转换成频率和标称频进行差值处理获得频率差值，如果频差小于预设精度则校准结束，否则进入S4；S4、MCU将频差传递给数据驱动的方法进行校准计算，得到一个合适的电压值；S5、将电压值输入DAC模块产生模拟电压对压控晶振进行校准，直至压控晶振输出的频率与标称频率的误差达到预设精度；

本发明无需一个外部参考时钟源，能够将晶振的稳定度提升3个数量级，达到10-9量级，将输出频率的误差控制在0.8Hz之内。

 

• 附图说明

图1为高精度晶振校准系统的电路系统软件工作流程图。

图2为高精度晶振校准系统的电路系统设计结构框图。

图3位时间数字测量单元测量信号周期原理示意图。

 

• 具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了达到上述目的，本发明提供一种晶振校准方法，如图1所示，包含步骤S1～S6：

S1、FPGA准确接收晶振输出的时钟信号和MCU发出开始分频指令，对时钟信号进行分频和分路处理，得到两路信号一路作为start信号，另一路作为stop信号并输入给时间测量模块；所述步骤S1具体包含：S11、FPGA设置好分频的大小N,接收MCU开始分频指令和晶振时钟信号；S12、FPGA产生两路clkout=0的信号，一路作为start信号，一路作为stop信号；S13、FPGA开始监测压控晶振产生时钟信号的第一个上升沿作为起始信号，将start信号开始持续输出clkout=1，直到当计数器在每个时钟信号的上升沿累加的值为N-1时，将clkout=0；S14、FPGA在每个时钟信号的上升沿累加的值为N时将stop信号clkout=1；S15、将得到的start信号和stop信号输送给时间数字测量模块。

S2、时间测量模块准确接收start和stop信号，并测量出这分频后时钟信号的周期并输入给MCU；所述步骤S2具体包含：S21、时间数字测量单元同时准确接收start信号和stop信号，将start的信号的第一个上升沿作为测量起始标志；S22、时间数字测量单元将stop信号的第一个上升沿作为测量结束标志；S23、时间数字测量单元通过逻辑门单元和计数器测量出两个上升沿的时间间隔；S24、将计算出的时间间隔作为时钟信号分频后的周期传递给MCU。

S3、MCU将测量得到的周期转换成频率和标称频进行对比获得频率差值，如果频差小于预设精度则校准结束，否则进入S4；所述步骤32具体包含：S31、MCU根据时钟信号的周期和公式F1=1/T，计算出其频率F1；S32、与标称频率F2进行对比得到频差|F1-F2|；S33、如果频差小于预设精度则不用进行校准，否则进行S4的校准流程。

S4、MCU将得到的频差作为数据驱动算法的一个参数进行计算，得到一个校准电压；所述步骤S4具体包含：S41、将S3计算出的频差作为数据驱动算法的的输入，进行迭代计算出一个校准电压输入给DAC模块。

S5、DAC模块得到校准电压值并输出模拟电压对压控晶振进行校准；所述步骤S5具体包含：S51、DAC模块将得到的校准电压值转换并输出一个模拟电压来校准压控晶振。

S6、重复以上步骤，直至S3中压控晶振输出的频率与标称频率的误差达到预设精度。所述步骤S6具体包含：S61、重复S1，S2，S3测量被校准的后时钟频率；S62、当S3中测量频差小于预计精度时完成校准，否则进入S4，S5开始下一轮的压控晶振频率的校准。

本发明还提供一种校准系统，用于实现本发明所述的晶振校准方法。如图2所示，所述晶振校准系统包含：包含：FPGA处理模块、时间数字测量模块，MCU处理模块，DAC处理模块、晶振；所述FPGA处理模块连接晶振输出端，用于将晶振的时钟信号进行分频和分路处理；所述时间数字测量模块连接FPGA模块的输出端，用于测量出时钟信号分频后的周期值；所述MCU处理模块用于连接时间数字测量模块的输出端，用于计算晶振分频后的频率，以及和标称频率之间的频率误差，并将频差作为参数传递给数据驱动算法计算出一个合适的校准电压值；所述DAC模块连接MCU模块的输出端，用于将MCU输出的电压值生成对应的模拟量电压信号；晶振压控端连接所述DAC模块的输出端，晶振根据根据DAC模块输出的模拟量电压信号进行校准并生成对应的时钟信号。

 

 

 

• 附图

                                                                                                                                                                                                              图一

 

                                                                                                                                                                                                              图二

 

 

                                                                                                                                                                                                         图三