LFSR在仿真过程中不会生成随机值

问题描述：

我是VHDL的新手，但有一些想法。我做了这个LFSR，但不知道为什么它卡在初始种子值和另一个异或值之间。我正在使用Altera Quartus 16 Lite和ISim。LFSR在仿真过程中不会生成随机值

library ieee; 
use ieee.std_logic_1164.all; 

--creating a galois LFSR 
entity LFSR is 
    port (
    clk  : in std_logic; 
    rst  : in std_logic; 
    en   : in std_logic; 
    rdm_out : out std_logic_vector(15 downto 0); 
    rdm_out_a : out std_logic_vector(7 downto 0); 
    rdm_out_b : out std_logic_vector(7 downto 0); 
    lfsr_Done : out std_logic --lfsr done 
    ); 
end entity LFSR; 

architecture behavioral of LFSR is 
    signal temp_out : std_logic_vector(15 downto 0) := (0 => '1' ,others => '0'); --initial value as seed 
    signal temp_done : std_logic; 

begin 

    process (clk, rst) 
    begin 
    if rising_edge (clk) then --module operates only when enabled 
     if (rst = '1') then 
      temp_out <= (0 => '1' ,others => '0'); 
      temp_done <= '0'; 

     elsif (en = '1') then  
     temp_out <= temp_out(15 downto 11) & (temp_out(10) xor temp_out(0)) & temp_out(9 downto 5) & (temp_out(4) xor temp_out(0)) & temp_out(3 downto 0); 
     --temp_out <= (temp_out(15) xor temp_out(0)) & (temp_out(14) xor temp_out(0)) & temp_out(13) & (temp_out(12) xor temp_out(0)) & temp_out(11 downto 4) & (temp_out(3) xor temp_out(0)) & temp_out(2 downto 0); 
     temp_done <= '1'; 
     end if; 
    end if; 
    end process; 


    rdm_out <= temp_out(15 downto 0); 
    rdm_out_a <= temp_out(15 downto 8); 
    rdm_out_b <= temp_out(7 downto 0); 
    lfsr_Done <= temp_done; 
end architecture behavioral;`

注释掉temp_out是实际反馈（抽头是16,15,13，和4），我随机水龙头，但依然没有起色检查。

我使用的测试平台是这样的：

library ieee; 
use ieee.std_logic_1164.all; 

entity lfsr_tb is 
end lfsr_tb; 

architecture test_bench of lfsr_tb is 

component LFSR 
     port ( 
     clk : in std_logic; 
     rst : in std_logic; 
     en : in std_logic; 
     rdm_out : out std_logic_vector(15 downto 0); 
     rdm_out_a : out std_logic_vector(7 downto 0); 
     rdm_out_b : out std_logic_vector(7 downto 0); 
     lfsr_Done : out std_logic); 

end component; 


signal clk1: std_logic; 
signal rst1: std_logic; 
signal en1 : std_logic; 

signal rdm_out1 : std_logic_vector(15 downto 0); 
signal rdm_out_a1 : std_logic_vector(7 downto 0); 
signal rdm_out_b1 : std_logic_vector(7 downto 0); 
signal lfsr_Done1 : std_logic ; 

begin 

mapping: LFSR port map(
clk => clk1, 
rst => rst1, 
en => en1, 
rdm_out => rdm_out1, 
rdm_out_a => rdm_out_a1, 
rdm_out_b => rdm_out_b1, 
lfsr_Done => lfsr_Done1); 

clock: process 
begin 
    clk1 <= '0'; wait for 10 ps; 
    clk1 <= '1'; wait for 10 ps; 
end process; 

reset: process 
begin 
    rst1 <= '1'; wait for 10 ps; 
    rst1 <= '0'; 
    en1 <= '1'; wait for 800 ps; 
end process; 

end test_bench;

这是我得到的结果：

你的LFSR没有变化，它是一个LFR（没有S）。再检查一下，也许你对LFSR的理解。 –

答

是它不移位，而这是现在一个正在工作。

  temp_out(15) <= temp_out(0);-- shifting bit 
      temp_out(14) <= temp_out(15); 
      temp_out(13) <= temp_out(14) xor temp_out(0); 
      temp_out(12) <= temp_out(13) xor temp_out(0); 
      temp_out(11) <= temp_out(12); 
      temp_out(10) <= temp_out(11) xor temp_out(0); 
      temp_out(9 downto 0) <= temp_out(10 downto 1);

希望它可以帮助别人。谢谢你们

LFSR在仿真过程中不会生成随机值

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