使用fsm避免使用frequecny分频器的锁存器 - Verilog
问题描述：
我是verilog和HDL的新手。
我想实现一个N分频器，
它计数时钟滴答（pos和neg），并从输入clk的第一个上升沿开始计数机制。
另外，clk分频器必须支持同步rst_n。使用fsm避免使用frequecny分频器的锁存器 - Verilog
我采用Altera的Quartus和下面的代码
module clk_divider_fsm
(
\t in_clk,
\t rst_n,
\t out_clk
);
input in_clk, rst_n;
output out_clk;
parameter prescaler = 10;
parameter BIT_DEPTH = `CLOG2(prescaler);
parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10;
parameter CNT_RESET = {BIT_DEPTH{1'b0}};
//parameter CNT_FIRST = {BIT_DEPTH-1{1'b0}, 1'b1};
reg [1:0] ps, ns;
reg out_change;
reg out;
reg [BIT_DEPTH:0] cnt;
initial
begin
\t ps = S0;
\t ns = S0;
\t cnt = CNT_RESET;
\t out_change = 1'b0;
\t out = 1'b0;
end
always @ (in_clk)
begin
\t if(!rst_n)
\t \t ps = S0;
\t else
\t \t ps = ns;
// \t begin
// \t \t if(ns != ps)
// \t \t \t ps = ns;
// \t end
end
always @ (in_clk)
begin
\t case(ps)
\t \t S0: begin
\t \t \t if(in_clk === 1'b1)
\t \t \t begin
\t \t \t \t out_change <= 1'b1;
\t \t \t \t ns <= S1;
\t \t \t \t cnt <= CNT_RESET + 1'b1;
\t \t \t end
\t \t \t else
\t \t \t begin
\t \t \t \t out_change <= 1'b0;
\t \t \t \t cnt <= CNT_RESET;
\t \t \t \t ns <= S0;
\t \t \t end
\t \t end
\t \t S1: begin
\t \t \t if(in_clk === 1'b0)
\t \t \t begin
\t \t \t \t if(cnt == prescaler)
\t \t \t \t begin
\t \t \t \t \t cnt <= CNT_RESET + 1'b1;
\t \t \t \t \t out_change <= 1'b1;
\t \t \t \t \t ns <= S2;
\t \t \t \t end
\t \t \t \t else
\t \t \t \t begin
\t \t \t \t \t cnt <= cnt + 1'b1;
\t \t \t \t \t out_change <= 1'b0;
\t \t \t \t \t ns <= S2;
\t \t \t \t end
\t \t \t end
\t \t \t else
\t \t \t begin
\t \t \t \t out_change = 1'b0;
\t \t \t \t ns = S1;
\t \t \t \t cnt <= cnt;
\t \t \t end
\t \t end
\t \t
\t \t S2: begin
\t \t \t if(in_clk == 1'b1)
\t \t \t begin
\t \t \t \t if(cnt == prescaler)
\t \t \t \t begin
\t \t \t \t \t cnt <= CNT_RESET + 1'b1;
\t \t \t \t \t out_change <= 1'b1;
\t \t \t \t \t ns <= S1;
\t \t \t \t end
\t \t \t \t else
\t \t \t \t begin
\t \t \t \t \t cnt <= cnt + 1'b1;
\t \t \t \t \t out_change <= 1'b0;
\t \t \t \t \t ns <= S1;
\t \t \t \t end
\t \t \t end
\t \t \t else
\t \t \t begin
\t \t \t \t out_change = 1'b0;
\t \t \t \t ns = S2;
\t \t \t \t cnt <= cnt;
\t \t \t end
\t \t end
\t \t default: begin
\t \t \t out_change <= 1'b0;
\t \t \t cnt <= CNT_RESET;
\t \t \t ns <= S0;
\t \t end
\t endcase
\t
\t if(!rst_n)
\t begin
\t \t ns <= S0;
\t \t cnt <= CNT_RESET;
\t end
end
always @ (posedge out_change or negedge rst_n)
begin
\t if(!rst_n)
\t \t out <= 1'b0;
\t else
\t \t out <= ~out;
end
assign out_clk = (prescaler == 1) ? (in_clk & rst_n) : out;
endmodule合成后我得到用于CNT寄存器锁存器警告。
我在做什么错？
你能指导我一些很好的练习技巧，以避免将来出现这种情况，或者采用更优雅的方式来实现这些RTL？
感谢
答
如果你想成为同步你不能做到这一点。您必须在in_clk的相同posedge上更改值。但是一般来说，我们使用PLL/DCM来划分时钟。时钟在FPGA中使用特殊缓冲器进行特殊布线。
[编辑]
always @ (in_clk)
这将合成锁存器。如果你不想锁存（并且是同步的），你必须用同样的时钟触发你所有的进程（总是@）。在你的情况与IN-CLK相同posedge：
always @ (posedge in_clk)
感谢您的回答。我正在尝试实现一个简单的时钟分频器用于学习目的。为什么有闩锁使用上面的设计？ – vintox
有锁存器，因为你不完全同步。 – FabienM
锁存器用于cnt寄存器，不用于out和out_change寄存器。为什么out_change机制正在影响状态机计数器？ – vintox