vivado2017.4的基本入门

1.1 软件界面

1.1.1 建立项目

打开界面，快速开始->创建项目

点击NEXT，进入下一界面

输入文件名称和保存路径，默认对勾，建议命名加语言后缀，比如：_Verilog

默认设置，建立RTL项目即可，点击NEXT

对FPGA开发板的型号选择，如果只是单纯的学习语言和仿真，任选一型号即可，若要最后在FPGA上实现工程，需要选取对应的FPGA型号。

（以UESTC数字电路课程所用硬木课堂FPGA开发板为例，为选中型号的FPGA）

点击NEXT

显示所选型号，检查，点击Finish.

1.1.2 主界面

进入主界面，左侧为导航栏，包括RTL分析，仿真，综合等；
项目管理窗口“Sources”窗口会用到。
点击该窗口的“+”建立源文件。

包括约束文件，设计（源）文件和仿真（源）文件。
约束文件是要在FPGA上运行的物理约束；设计文件是Verilog代码文件，仿真文件是运行仿真时所设置的条件。
先建立设计文件。点击NEXT。

需要建立新的文件，点击creat file.

选择语言类型和输入文件名，点击OK，点击FINISH。

需要对模块进行定义（输入输出）可以在这里进行定义，也可直接点击OK，跳过之后直接在模块代码中定义。不过直接跳过会弹出一个询问界面，点击“Yes”.

设计文件建立成功，双击文件名，即可进入编辑视图。

仿真文件同理，但是要注意仿真文件不需要输入输出。

到这里就可以进行最基本的创建文件进行仿真和RTL分析了，在左侧导航栏进行实现即可。