PS端和PL端是通过AXI总线

AXI

AXI4：（For high-performance memory-mapped requirements）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输。
AXI4-Lite：（For simple, low-throughput memory-mapped communication）是一个轻量级的地址映射单次传输接口， 占用很少的逻辑单元。
AXI4-Stream：（For high-speed streaming data）面向高速流数据传输，去掉了地址项，允许无限制的数据突发传输。

数据在总线上是遵守协议定的规则来传输的，AXI信号传输先是传地址，然后检测READY+VALID，都为高电平时开始传数据，当主机发送最后一个数据时LAST信号拉高，通知从机传输结束。

握手协议：

READY，VALID握手通信机制，主机产生 VLAID 信号来指明何时数据或控制信息有效。从机产生 READY 信号来指明已经准备好接受数据或控制信息。传输发生在 VALID和 READY 信号同时为高的时候。（还有一个LAST信号表示什么时候传到最后一个数据了）

读时序：地址线上发来地址，地址准备和地址有效都高时，开始发送要读的数据，读准备和读有效都高时数据被读取到，发最后一个数据时读LAST信号拉高。

写时序：地址线上发来地址，地址准备和地址有效都高时，开始发送要写的数据，写准备和写有效都高时数据写入，发最后一个数据时写LAST信号拉高。写数据多了一个反馈信号，反馈给主机，主机接收到这个信号，就知道写成功了。

AXI GPIO软核，在PL端实现，S_AXI端连接在AXI总线上与PS端处理器进行通信，GPIO端连接实际引脚（可任意分配），驱动板载外设。

• 每个通道可设置32个I/O
• 每个I/O可设置为输入或输出
• 可配置支持双通道和外部中断

点击右侧Address Editor即可看到硬件相关信息，在PL端实现的axi_gpio_0 IP核中所包含的寄存器首地址和结束地址，这个信息待会就要导出到硬件设计文件中，通过软件操作相关寄存器。

接下来导出整个设计的硬件设计文件（hdf）供SDK进行软件设计使用，因为设计中包含PL端设计，生成比特流文件，用来配置PL端的设计（AXI GPIO 软ip核）

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https://blog.****.net/Mculover666/article/details/83051767