8、Verilog HDL--语言设计思想和可综合特性、组合电路设计

Verilog HDL语言主要用于电路设计和验证，部分语言是为电路的测试和仿真制定，因此其语言分为用于电路设计的可综合性语言和用于仿真的不可综合性语言。

1、组合电路的设计

组合电路的特点是，电路中任意时刻的稳态输出仅仅取决于该时刻的输入，而与电路原来的状态无关。

组合电路的设计需要从以下几个方面考虑：首先，所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单，这样的电路称为“最小化”电路。其次，为了满足速度要求，应使级数尽量少，以减少门电路的延时；电路的功耗应尽可能的小，工作时稳定可靠。

组合逻辑电路的描述方式有四种：真值表、逻辑代数、结构描述、抽象描述。

2、数字加法器

数字加法器是一种较为常见的逻辑运算器件，被广泛用于计算机、通信和多媒体数字集成电路中。

例：4位超前进位加法器

传统的加法器实例如下，由于参与加法的位数较多，其产生的延时也越大，导致工作频率f降低。

超前进位加法器是一种高速加法器，每级进位由附加的组合电路产生，高位的运算不需要等低位运算完成，因此可以提高运算速度。

3、数据比较器

数据比较器用来对两个二进制数的大小进行比较，或检测逻辑电路是否相等。数据比较强包含两个部分功能：一是比较两个数的大小，二是比较两个数是否一致。

4、数据选择器

数据选择器又称多路选择器，它有n位地址输入、位数据输入、1位数据输出。如图所示：

例，8选1数据选择器。

8选1数据选择器可以由多个2选1数据选择器构成，也可以采用抽象描述方式进行设计。

（1）多个2选1数据选择器的结构级描述

（2）抽象描述方式